IBM发布A2I Blue Gene/Q处理器内核的RTL源代码

发布A2I电源处理器内核RTL和相关的FPGA实现(使用ADM-PCIe-9V3 FPGA)。

A2I内核采用高频四线程设计，针对吞吐量进行了优化，目标是采用45 nm技术的3+GHz。

它是一个27FO4实现，具有支持1-4个线程的有序流水线。它完全支持使用图书III-E的Power ISA 2.06。内核还被设计为支持MMU和AXU逻辑宏的可插拔实现。这包括取消MMU和使用仅ERAT模式进行转换/保护。

A2I平台是根据IBM的游戏核心设计开发的。它旨在平衡性能和功耗，并提供高流吞吐量。它通过使用可配置的锁存器/阵列库来支持芯片、SIM和FPGA实现。

A2I被开发为用于高吞吐量网络边缘(PowerEN)SoC设计的线速处理器。该芯片包括四个L2'；，每个L2有四个A2I，通过称为PBU的互连连接。核心外的单元包括连接到PBU的多个加速器。外部接口包括DDR3、第二代PCI和以太网。该芯片是在~2.3 GHz的频率下制造和执行的(内核为了节能而进行了节流)，但没有发布。

然后，A2I内核被选为BlueGene/Q的通用处理器，BlueGene/Q是BlueGene/L和BlueGene/P超级计算机的继任者。在此设计中，一个芯片上包含18个A2I内核，以及缓存和内存控制器以及内部网络组件。该设计运行在1.6 GHz，以满足功率/性能目标，并包括一个特殊用途的AXU(高带宽FPU)。多个BlueGene/Q安装多年来一直位列TOP500排行榜前10名(2012年排名第一、第三、第七、第八)，截至2020年6月，仍有三个BlueGene/Q安装位居TOP500。

在需要完整功能集的情况下，可能会使用此核心，并且其限制可由目标环境克服。具体地说，单线程性能受到顺序实现的限制，需要行为良好的应用程序集来支持有效使用流水线来覆盖流水线依赖关系、分支错误预测等。

A2L2接口(内核到L2/嵌套)的设计非常简单，并为数据接口提供了多种可配置选项。还有一些可配置性，用于处理某些特定于电源的功能(核心与L2)。

添加与核心紧密耦合的AXU的能力为特殊目的的设计提供了许多可能性，例如集成了流加密、区块链、语义查询等的开放式分布式Web3.0硬件/软件系统。

原工艺设计与7 nm(定点，无MMU)设计对比：

这些估计是基于典型铸造工艺(IBM45纳米/三星7纳米)的半定制设计。

A2I内核符合Power ISA 2.06，需要更新才能与版本3.0C或3.1兼容。Power ISA 3.0C和3.1是IBM为OpenPOWER Foundation贡献的两个Power ISA版本。更改将包括：

OP更新，以消除不符合的内容，并添加给定遵从性级别所需的缺失内容