“5 nm的成品率比7 nm更高”：台积电更新了N5的缺陷率

衡量半导体工艺发展得有多好的关键指标之一是看它的定量芯片成品率，或者更确切地说，它的缺陷密度。每给定单位面积缺陷较少的制造工艺将比缺陷较多的制造工艺生产更多已知良好的硅，任何铸造工艺的目标都是随着时间的推移将缺陷率降至最低。这将使客户在下订单时获得更好的生产能力，铸造厂的目标是平衡这一点与改进制造工艺的成本。

缺陷密度的度量标准是每平方厘米的缺陷数量。任何低于0.5/cm2的指标通常都是一个很好的指标，我们已经看到台积电得出了一些非常有趣的数字，例如，正如11月在2019年超大规模集成电路研讨会上宣布的那样，其N7工艺节点在大批量生产开始后仅四分之三就出现了每平方厘米0.09个缺陷。按照目前的情况，新流程节点的缺陷率经常与开发过程中同一时间上一个节点的缺陷率进行比较。因此，我们从台积电本周的技术研讨会上得到了这样的图表：

目前台积电的N5制程的缺陷密度比N7在其开发周期的同一时间要低。台积电。这张来自台积电的幻灯片在活动开始时展示，当天晚些时候给出了更详细的图表：

这个曲线图是线性的，而不是第一个曲线图的对数曲线。这意味着台积电的N5工艺目前位于每平方厘米0.10至0.11个缺陷左右，随着大批量制造进入下个季度，该公司预计将降至0.10以下。

使5 nm的产量略有提高的部分原因可能是极紫外光(EUV)技术的使用越来越多，这减少了制造步骤的总数。每一步都是降低良率的潜在机会，因此通过将4步DUV替换为1步EUV，它消除了一些缺陷率。

台积电的第一个5纳米制程，称为N5，目前正在批量生产。首批基于N5的产品预计将于今年晚些时候推出用于手机的智能手机处理器。

发帖评论看起来N5将成为台积电的绝佳节点。就像你说的，Ian i&39；我确信移除四元图案会帮助提高产量。另外，切换到EUV，绘制的线条不那么模糊，这将导致更好的功率，我必须假设更高的频率，至少平均更高的频率。最后一部分是现在AMD的杀手，因为只有1-2个内核能够达到额定频率，我非常确定这是由于四个图案，但不知道这是事实。回覆。

Marvell声称，台积电N5在N7的多个设计端口上的工作将功率提高了40%，性能持平。回覆

...所以我把4步DUV换成1步EUV，...。小小的打字错误：)？回覆。

现在没有人校对了；编辑的角色已经降为拼写检查员了。回覆。

情报：哦，是吗？嗯，我们在14 nm比10 nm有更好的成品率……。越高越好！回覆。

英特尔正在努力(呃，正在努力)继续他们的捏造；没有按他们计划的那样进行回复。

看起来7 nm在很长一段时间内都没有比0.09的数字有任何改善，第一个图表显示从第六季度开始改善，到第八季度降到0.09以下，但第二个图表没有超过这个数字(但显示了N7+/N6的良好数据)。我还以为台积电不会再使用N7+名称了，但它就在第一张图上。回覆。

当客户使用N7+表示7 nm以外的地方，但仍然使用DUV&39；时，问题就开始了，DUV'；当时被称为N7P(或者可能只是N7的增强版本)。N7+非常明确地说是N7的EUV版本。回覆。

同时在英特尔：是的！我们已经步入正轨了..。我们的7纳米制程迟到了6个月！回覆