AMD 3D堆栈SRAM BUMPLESSLY

上周Computex Taipei 2021实际上保持着。虽然该活动在很大程度上在很大程度上在芯片供应商中受到了击中或错过，但在活动中交付的更有趣的公告之一是AMD的3D V-Cache - 一个堆叠SRAM的3D。但是，虽然堆积的SRAM足够有趣，但真正的公告是在明年将DBI引入其最高芯片的大规模生产。

在AMD活动的截止部分，AMD总裁兼首席执行官Lisa Su博士谈论了公司正在努力的一些先进技术。 AMD披露了他们的第一次应用于真正的3D小芯片堆叠，它们称为“3D V-Cache”。

此次发生原型芯片。 AMD显示了一个Ryzen 5000系列的微处理器，它包含V-Cache。 Ryzen 5000系列微处理器包含一个或两个核心复合物模具（CCD）以及I / O模具（IOD）。 V-Cache是​​一个64 MIB SRAM模具，据说是在TSMC的7纳米工艺上制造的。 V-Cache Die被缩短，然后直接在现有L3高速缓存区域上方直接堆叠在每个CCD的顶部。在Ryzen 5000系列微处理器上，每个CCD具有32 MIB的L3缓存，因此V-Cache有效地重复每个CPU的L3容量。在CPU复合物上方的CCD顶部添加了两个额外的结构模具。如果这些结构模具是空白硅，或者如果它们包括任何特殊的（例如，可以增强虚设管芯的导热率的无活性厚的铜迹线），则尚不清楚。

下面是苏博士的照片拿着一个原型芯片的左侧CCD暴露，显示SRAM模具。

测量64个MIB 3D V-Cache Die本身36mm²（6 mm x 6 mm平方）。这大约为9mm²，比CCD的32 MIB超过32 MIB，其占硅约27mm²，因此3D V-Cache中的SRAM似乎更加紧密。架构上，V-Cache Die本身将64个MIB的SRAM容量直接在L3的现有32 MIB的顶部，用于单个，大型96个MIB的L3容量。因此，具有两个CCD的完整芯片将最大L3容量为192个MIB。据说L3带宽将增加到2 TB /秒，同时保持相同的延迟。

虽然堆叠的SRAM很有趣，但更大的消息似乎是直接键互连或DBI的移动。 DBI或混合粘合是嵌入式铜互连的永久键，直接没有凸块或柱子。这不是第一次使用dbi（例如，首先在2016年在三星Galaxy S7中使用的IMX260中使用它），但这似乎是它第一次用于高 - 性能逻辑应用程序。

作为3D V-Cache披露的一部分，SU博士继续披露此处涉及的一些额外关键技术。 “我们正在使用具有通过硅通孔的混合键方法，其提供超过200倍的2D小芯片的互连密度，与其他3D堆叠解决方案相比，密度大于15倍。这实际上可以实现我们IP的更有效和更密度的整合，“苏博士说。

注意，＆gt; 200x互连密度是指“封装2D小芯片”（概述标准MCP）。当她提到密度和能量的“其他3D堆叠解决方案”时，当时示出的幻灯片具体地表示“与微凸块3D”相比。 “模切界面正在使用直接铜到铜键，没有任何焊料凸块。这种方法显着改善了热量，晶体管密度和互连间距，并且仅是微凸块3D方法的每次信号的三分之一，“她添加。 “所有这些东西都使这个真正是世界上最先进和灵活的主动活性硅堆叠技术。”

在典型的MCP，如一个AMD使用的MCP中，我们看起来多达100个颠簸/mm²左右。相比之下，英特尔目前的Foveros - 例如在莱克菲尔德中发现的 - 使用50μm间距微凸块，从而产生大约400个连接/mm²的密度。与当前Foveros的生成相比的密度15倍，意味着6,000个连接/mm²。 TSMC报告的债券间距超过10,000的SOIC，所以这似乎是您预期第一代DBI的位置。杂交粘合小于10微米的粘合剂远远超过10,000个连接（例如，索尼在2019年在其图像传感器上超过4微米沥青）。英特尔在左右0.15 PJ /位的湖区广告权力。 V-Cache Connections将在0.05 pj /位或约三分之一。值得指出的是，Intels Foveros确实有一系列后代，包括低至25微米（和密度超过1600个连接/mm²）的微凸块，以及各种10微米，低于直接债券实现，尽管如此没有产品尚未宣布使用这些技术。 GlobalFoundries等其他公司还宣布了混合粘合技术。

所公开的信息意味着AMD将利用TSMC的集成芯片（SOIC）技术。 SOIC是TSMC使用的伞形品牌术语来描述一整套后端3D堆叠封装技术，又可以集成到任何其他前端技术（如倒装芯片）中（如AMD的情况下） ），小报或信息。 SOIC的特性是其高度致密的粘合间距到达SUB-10μm。

当3D堆叠时，尖峰互连面对面或面对背（或两者）。如果我们假设使用的ryzen 5000系列封装在很大程度上没有变化，这意味着它们正在使用面对背键合流量（CCD正常朝下）。苏博士确实注意到它们使用的混合粘合与TSV，这意味着它实际上是F2B过程。在该过程流动下，您将安装在载体上的CCD晶片，其变薄下来以从后侧曝光TSV。然后在背面形成混合键端子。 3D V-Cache Die也变薄，然后朝下连接。

使用F2B流的有趣后果 - 与面对面流动相反 - 这是该过程流实际上是可重复的。换句话说，3D V-Cache本身也可以向下变薄以从后侧公开其自己的TSV，允许另一个3D V-Cache骰子在其顶部上朝下连接。这有点类似于精神堆积的HBM，但包装技术显然是非常不同的。它还需要潜在的逻辑实现来支持这种设计。请注意，目前，AMD仅讨论堆叠的单个3D V-Cache。尽管如此，可能性在那里。

AMD表示，他们希望在年底开始生产。 AMD没有透露哪些产品将利用新技术，除了说它是最高端的产品。从今年年底开始的生产意味着我们可以期望在2022年初看到产品的技术。