设置主流RAM速度标准的JEDEC发布了DDR5 SDRAM的最终规格，最大数据速率为6.4 Gbps，最大UDIMM容量为128 GB

今天，JEDEC固态技术协会发布了其下一主流内存标准DDR5 SDRAM的最终规范，这标志着计算机内存发展的一个重要里程碑。自90年代末以来，DDR标准的最新迭代一直在推动PC、服务器以及介于两者之间的一切，DDR5再次扩展了DDR内存的功能，使峰值内存速度翻了一番，同时大大增加了内存大小。基于新标准的硬件预计将在2021年采用，首先在服务器级别采用，然后再向下渗透到客户端PC和其他设备。

DDR5规范原计划在2018年发布，今天发布的DDR5规范比JEDEC原来的计划稍微晚了一些，但这并没有降低新内存规范的重要性。与之前的每一次DDR迭代一样，DDR5的主要关注点再次放在提高内存密度和速度上。JEDEC正寻求将这两种速度都翻一番，最大内存速度设定为至少6.4Gbps，而单个、完全打包的LRDIMM的容量最终将能够达到2TB。一直以来，为了支持这些目标或简化生态系统的某些方面(例如片上电压调节器和片上ECC)，都有几个较小的更改。

我们将从简要介绍容量和密度开始，因为与DDR4相比，这是对该标准最直接的更改。DDR5的设计跨度为几年(如果不是更长的话)，它将允许单个内存芯片的密度高达64Gbit，这是DDR4的16Gbit密度上限的4倍。与芯片堆叠相结合，最多可将8个芯片堆叠成单个芯片，那么40个单元的LRDIMM可以达到2TB的有效存储容量。或者，对于更普通的无缓冲DIMM，这意味着我们最终会看到典型双通道配置的DIMM容量达到128 GB。

当然，DDR5规范的峰值容量是在标准生命周期的晚些时候，也就是芯片制造赶上规范所允许的时候。首先，内存制造商将使用目前可达到的8Gbit和16Gbit芯片来构建他们的DIMM。因此，虽然DDR5带来的速度提升将相当立竿见影，但随着制造密度的提高，产能的提升将更加渐进。

DDR5的另一半内容是关于再次增加内存带宽。每个人都想要更高的性能(特别是随着DIMM容量的增长)，不出所料，这就是为了实现这一点而在规范中投入大量工作的地方。

对于DDR5，JEDEC希望比通常的DDR内存规范更积极地开始工作。通常，新标准从上一个标准开始的地方重新开始，例如DDR3到DDR4的过渡，DDR3正式停止于1.6Gbps，而DDR4则从那里开始。然而，对于DDR5，JEDEC的目标要高得多，该小组预计将以4.8Gbps的速度推出，比DDR4的官方3.2Gbps最大速度快约50%。在接下来的几年里，当前版本的规范允许数据速率高达6.4Gbps，是DDR4官方峰值的两倍。

当然，狡猾的发烧友会注意到DDR4已经超过了官方规定的最高3.2Gbps(有时甚至更高)，DDR5很可能最终也会走上类似的道路。无论具体数字如何，基本目标都是将单个DIMM目前可用的带宽增加一倍。因此，如果SK Hynix真的在本十年晚些时候实现了DDR5-8400的目标，也不要太惊讶。

支持这些速度目标的是DIMM和内存总线的变化，以便在每个时钟周期馈送和传输如此多的数据。一如既往，DRAM速度的巨大挑战来自于DRAM核心时钟速率的缺乏进展。专用逻辑仍然在变得更快，存储器总线也在变得更快，但是支撑现代存储器的基于电容和晶体管的DRAM的时钟仍然不能高于几百兆赫。因此，为了从DRAM芯片中获得更多--保持内存本身正在变得更快的假象，并为实际更快的内存总线供电--需要越来越多的并行性。而DDR5则再次加大了赌注。

这里最大的变化是，与我们在LPDDR4和GDDR6等其他标准中看到的类似，单个DIMM被分解为2个通道。DDR5将为每个DIMM提供两个独立的32位数据通道，而不是每个DIMM一个64位数据通道(如果考虑ECC，则为40位)。同时，每个通道的突发长度增加了一倍，从8个字节(BL8)增加到16个字节(BL16)，这意味着每个通道每次操作将提供64个字节。与DDR4 DIMM相比，以额定内存速度的两倍(相同的内核速度)运行的DDR5 DIMM将在DDR4 DIMM提供一个64字节操作的时间内提供两个64字节的操作，从而使有效带宽增加一倍。

总体而言，64字节仍然是内存操作的幻数，因为这是标准高速缓存线的大小。DDR4型存储器上较大的突发长度将导致128字节的操作，这对于单个高速缓存线来说太大，并且如果存储器控制器不想要相当于两行的顺序数据，则充其量将会导致效率/利用率损失。相比之下，由于DDR5的两个通道是独立的，因此内存控制器可以从不同的位置请求64字节，使其更适合处理器的实际工作方式，并避免了利用率损失。

那么，对标准PC台式机的净影响将是，DDR5系统在功能上将表现为4x32位设置，而不是今天的DDR4范例，即两个DIMM填充两个通道以实现2x64位设置。内存仍然是成对安装的-我们不会回到安装32位SIMM的日子-但现在最低配置是针对DDR5的两个较小的通道。

这种结构变化在其他地方也有一些连锁反应，特别是为了最大限度地利用这些较小的渠道。DDR5引入了更细粒度的存储体刷新功能，这将允许某些存储体在其他存储体正在使用时进行刷新。这样可以更快地进行必要的刷新(电容器充电)，保持检查的延迟，并更快地使未使用的存储体可用。存储库组的最大数量也增加了一倍，从4个增加到8个，这将有助于减轻顺序存储器访问带来的性能损失。

与在DRAM DIMM中寻找增加并行化量的方法相反，提高总线速度既简单又困难：这个想法在概念上很简单，但在执行上很难。归根结底，要使DDR的内存速度加倍，DDR5的内存总线的运行速度需要是DDR4的两倍。

为了实现这一点，对DDR5进行了几处更改，但令人惊讶的是，内存总线没有任何大规模的根本更改，如QDR或差分信号。取而代之的是，JEDEC及其成员已经能够使用稍微修改过的DDR4总线版本来实现他们的目标，尽管它必须以更严格的容差运行。

这里的关键驱动因素是判决反馈均衡(DFE)的引入。在非常高的级别上，DFE是通过使用来自存储器总线接收器的反馈来提供更好的均衡来减少符号间干扰的手段。而更好的均衡反过来又允许DDR5的内存总线以更高的传输速率运行所需的更干净的信号，而不会使一切脱轨。同时，标准中几个较小的更改进一步帮助了这一点，例如添加了新的和改进的培训模式，以帮助DIMM和控制器补偿存储器总线上的微小时序差异。

随着内核密度和内存速度的改变，DDR5也再次改善了DDR内存的操作电压。AT-SPEC DDR5的Vdd为1.1V，低于DDR4的1.2V。与过去的更新一样，这应该会提高内存相对于DDR4的能效，尽管到目前为止，功率增益并没有像DDR4和更早的标准那样大幅提升。

JEDEC还利用DDR5内存标准的引入，对DIMM的电压调节方式进行了相当重要的更改。简而言之，电压调节正从主板转移到单个DIMM，让DIMM负责自己的电压调节需求。这意味着DIMM现在将包括集成电压调节器，这适用于从UDIMM到LRDIMM的所有产品。

JEDEC将这种“随用随付”的电压调节称为“随用随付”，旨在通过它改进/简化DDR5的几个不同方面。最重要的变化是，通过将电压调节转移到DIMM本身，电压调节不再是主板的责任。反过来，主板将不再需要为最坏的情况而制造-例如驱动16个大型LRDIMM-简化了主板设计，并在一定程度上控制了成本。当然，这一论点的另一面是，它将这些成本转移到DIMM本身，但系统构建商至少只需要购买与DIMM一样多的电压调节硬件，因此就有了PAYGO理念。

根据JEDEC的说法，On-DIMM稳压器通常还将允许更好的电压容差，从而提高DRAM产量。虽然没有做出具体的承诺，但该组织也在吹捧这一改变的潜力，以(进一步)降低DDR5相对于DDR4的功耗。

由于这些稳压器的实施细节将取决于存储器制造商，JEDEC对此并未透露太多。但听起来在客户端和服务器之间不会有一刀切的解决方案，因此客户端UDIMM和服务器(L)RDIMM将有单独的调节器/PMIC，以反映它们的电源需求。

最后，正如早先的供应商原型已经广泛展示的那样，DDR5将保持与DDR4相同的288针数量。这反映了DDR2到DDR3的转换，其中引脚计数在240个引脚上也保持相同。

但是，不要期望在DDR4插槽中使用DDR5 DIMM。虽然引脚数量没有改变，但引脚引线是为了适应DDR5的新功能，特别是它的双通道设计。

这里最大的变化是命令和地址总线正在缩小和分区，引脚被重新分配到第二存储器通道的数据总线。DDR5将有两条7位CA总线，每个通道一条，而不是一条24位CA总线。当然，7还不到旧总线的一半，所以作为交换，内存控制器的事情变得有点复杂。

总结今天的公告，与其他JEDEC规范发布一样，今天与其说是产品发布，不如说是开发委员会为其成员设置标准以供使用。从一开始就参与DDR5开发过程的主要内存制造商已经开发了DIMM原型，现在正在考虑将他们的第一款商用硬件推向市场。

DDR5的总体采用曲线预计与较早的DDR标准相似。这就是说，JEDEC预计DDR5将在12到18个月内随着硬件的最终确定开始出现在设备中，并从那里开始增加。虽然该小组没有给出具体的产品指导，但他们已经非常明确地表示，他们预计服务器将再次成为早期采用的推动力，特别是与主要的超伸缩器一起。英特尔和AMD都没有正式宣布将使用新内存的平台，但目前这只是个时间问题。

同时，预计DDR5的生命周期将与DDR4一样长(如果不是更长一点的话)。DDR3和DDR4都有大约七年的生命周期，DDR5应该享有同样程度的稳定性。虽然不可能完全清晰地度过几年，但在这一点上，JEDEC认为，如果有什么不同的话，那就是DDR5最终将比DDR4的保质期更长，这要归功于技术行业的不断成熟。当然，就在今年，苹果放弃了英特尔的CPU，所以到2028年，一切皆有可能。

无论如何，当DDR5准备推出时，预计会看到主要内存制造商继续展示他们的原型和商用DIMM。随着2021年正式开始采用，听起来明年应该会给服务器市场带来一些有趣的变化，最终也会给客户端桌面市场带来一些有趣的变化。

帖子A评论我不久前读到关于DDR5的一件事是它将内置ECC(就像在每个DIMM中都将包括ECC一样)，对吗？关于这件事，我不断听到相互矛盾的信息。回覆。

嗯，我希望你是正确的，但如果是这样的话，我会预料到这篇文章会对此给予更多的关注。回覆。

嗯，如果它是DDR5的芯片，因为它不像DDR4那样是一个独立的芯片，那么它就不是可选的。一切都指向内置了ECC的DDR5。现实情况是，DDR5上将要出现的RAM密度，这将是非常必要的。回覆。

我不确定这是否意味着新的芯片在DRAM中内置了一个可选组件，或者这是否是必需的。我真的很期待在DRAM中需要ECC的那一天，所以如果现在把它作为一项要求包括在内，那就是个好消息。回覆。

因此，芯片上的ECC有点喜忧参半。为了回答展厅中的重要问题，芯片上ECC不能替代DIMM范围的ECC。片上ECC是为了提高单个芯片的可靠性。在每个芯片的比特数变得相当高，而较新的节点相继变得更难开发之间，出现单个比特错误的几率变得高得令人不安。因此，片上ECC旨在通过透明地处理单位错误来应对这种情况。它在概念上类似于固态硬盘纠错(NAND)：错误率足够高，没有纠错功能的现代TLC固态硬盘将无法使用。否则，如果你的芯片必须是完美的，这些超精细的工艺永远不会产生足够好的产品，以至于无法使用。因此，DIMM范围的ECC仍将是一件事。这就是为什么在JEDEC图中它显示了一个带有20个内存封装的LRDIMM。那就是每个通道10个芯片(2列)，每个列5个芯片。第五个芯片提供ECC。由于通道更窄，现在每4个芯片需要一个额外的内存芯片，而不是像DDR4那样每8个。回覆

引用在DDR5中率先采用的SK Hynix"；片上纠错码(ECC)3和错误校验和擦除(ECS)，还可以通过内部纠正单个比特错误来实现更可靠的技术节点扩展。因此，预计未来将为进一步降低成本做出贡献。ECS记录动态随机存取存储器缺陷并将错误计数提供给主机，从而提高透明度并增强服务器系统的可靠性、可用性和可维护性(RAS)功能。"；https://news.skhynix.com/why-ddr5-is-the-industrys.。回覆。

有关于GDDR7的消息吗？？如果GDDR6基于DDR4，则其中(何时)是GDDR7回复。

那太不幸了。我希望DIMM范围的ECC有朝一日能渗透到消费者产品中，但芯片增加25%是一个巨大的溢价。回覆。

不是每个DIMM，甚至不是每个芯片，它都会安装在每个“芯片”上。显然，对于每128位可用数据，每个管芯将具有8位奇偶校验(ECC方法)单元。或者至少这是SK海力士将如何实现ECC。我读了下面的一篇文章，这篇文章是由Ryan在上面链接的，它并没有说只有RDIMM或LRDIMM才会有ECC。SK Hynix正在谈论DDR5Memory作为一个整体，因此也是无缓冲DIMM：https://www.anandtech.com/show/15699/sk-hynix-ddr5.。回覆