对缩放咒语的再思考

使新芯片比以前的版本或竞争对手的版本更好的是什么，已经改变了一段时间。在大多数情况下，关键指标仍然是性能和功率，但不同的应用程序或用例越来越不同。

如今，技术进步很少仅仅与处理节点捆绑在一起。即使是摩尔定律最坚定的支持者也认识到，从28 nm开始，平面器件缩放的好处就一直在减少。英特尔、AMD和Marvell已经将重点转向芯片和高速芯片到芯片互连，所有主要的代工厂和OSAT都将多芯片、多维封装作为前进的道路。

与过去不同的是，当每个新节点都有可能提高30%到50%的PPA时，扩展到7 nm以上可以在性能和功耗方面提高10%到20%-即使是这些数字也变得越来越昂贵。5 nm或3 nm的增量工程时间、IP和EDA工具的价格可能高达数亿美元。要制造这些芯片，还需要数十亿美元用于新的工艺技术，需要DFM工具对实现足够良率所需的东西进行反向工程，以及需要新设备能够继续以足够的速度通过晶片制造厂。

从技术的角度来看，如果有足够的需求，数字逻辑的规模将超过1纳米。最大的问题是，这种需求是否会存在。

令人担忧的部分原因涉及新的和现有的终端市场的分裂，这些市场越来越需要定制的解决方案。消费者宁愿购买为其特定应用提供100倍性能的芯片/封装，也不愿购买晶体管更多但性能和功率更差的芯片/封装。这就是为什么标准基准越来越不适用的原因。最重要的是，在极其密集的逻辑中并不总是能够获得足够的功率来利用芯片上的所有晶体管，并且Metal0和Metal1的材料厚度的持续缩小使得数字结构更容易受到模拟工程师几十年来一直在与之搏斗的那种噪声的影响。

幸运的是，有很多替代方案-可能太多了。但展望未来，很明显，功率和性能的真正改善将是新体系结构、更多硬件-软件协同设计和具有高速互连的专业加速器的结合。所有这些都将与不同的精度水平挂钩，并与耐力、安全性、弹性和将定制解决方案快速推向市场的能力等要求进行权衡。

量子技术的商业化推出将使这一问题变得更加复杂。对于量子计算机，关键的指标是量子比特的数量，这些量子比特的寿命和质量，以及计算结果的准确性。所有这些技术都不是在前沿节点上制造的。

因此，现在最大的问题是，消费者是否会开始远离应用越来越窄的指标，比如处理器中通用内核的数量，芯片上封装的晶体管数量，或者芯片开发时的工艺几何。但随着芯片行业超越器件规模成为关键的差异化因素，它还必须弄清楚什么将激励下一波买家。在销售了50多年的单一创意之后，这应该是非常有趣的观看。

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