英特尔、AMD、Arm、台积电和三星等众多行业巨头今天推出了新的通用芯片互连快速（UCIe）联盟，其目标是用开源设计标准化芯片之间的芯片间互连，从而降低成本，培育更广泛的经验证芯片生态系统。最终，UCIe标准的目标是与其他连接标准（如USB、PCIe和NVMe）一样普及，同时为芯片连接提供卓越的电源和性能指标。值得注意的是，所有三家领先的铸造厂都将采用这项技术，以及x86和Arm生态系统（奇怪的是，RISC-V和Nvidia并不存在）。芯片的好处，如降低成本和在单个封装中使用不同类型的过程节点，是众所周知的，也是必不可少的，因为芯片制造商在摩尔（Moore#39；这是法律。芯片制造商的长期愿景一直是能够开发自己类型的专用芯片，然后将其与其他公司的现成芯片设计配对，从而允许他们以类似乐高的方式制造自己的芯片，以缩短上市时间，同时降低成本。然而，芯片之间缺乏标准化连接导致了大量定制的专有互连，因此现代芯片肯定不是'；t与其他设计即插即用。此外，该行业长期以来一直遭受芯片设计和互连明显缺乏标准化验证和验证的困扰，这使得现成的芯片生态系统变得不可能。这种新的UCIe互连将实现芯片之间的标准化连接，如核心、内存和I/O，它的外观和操作类似于片上连接，同时也支持与其他组件的片下连接——这些设计甚至可以为机架规模的设计提供足够低的延迟和足够高的带宽——并依赖于现有的协议，如PCIe和CXL。
UCIe是一种具有物理层和芯片到芯片适配器的分层协议。正如您在第二张幻灯片中看到的，物理层可以由多家公司提供的所有类型的当前打包选项组成。这包括标准2D封装和更先进的2.5D封装，如英特尔&39；s硅桥EMIB，台积电和#39；s基于COOS的插入器和扇出插入器方法，如FOCoS-B。未来，UCIe标准也将最终扩展到3D封装互连。协议层运行在物理层之上，初始规范依赖于PCIe或open Compute eXpress Link（CXL——最初由英特尔捐赠）协议。PCIe协议提供了广泛的互操作性和灵活性，而CXL可用于更高级的低延迟/高吞吐量连接，如内存（CXL.mem）、I/O（CXL.io）和加速器，如GPU和ASIC（CXL.cache）。虽然该规范以PCIe和CXL作为当前协议开始，但它将在未来扩展到包括其他协议。英特尔此前曾为EMIB使用过两种协议；高级互连总线（AIB）和UIB。在之前的一次尝试中，英特尔捐赠了AIB作为开源免版税标准，以培育标准化的芯片生态系统，但没有做到'；没有多少行业吸引力。相比之下，CXL现在是一种广泛采用的标准，因此将其与UCIe结合使用更有意义。然而，UCIe和AIB并不具有内在的互操作性（特殊的子集设计可以实现两者的使用），因此，尽管英特尔将继续完全支持当前的AIB实施，但它将停止所有进一步的开发，并迁移到UCIe。UCIe规范还包括一个重定时器设计，可以扩展芯片外的连接，实现与其他组件的光和电连接，如池式内存、计算和加速器资源。鉴于卓越的性能指标（我们将在下文中介绍），UCIe联盟设想最终实现互连，使业界几十年来一直难以大量建造的机架规模分类系统的类型成为可能。芯片到机架的连接可以使用用于PCIe的本机CXL进行通信（无需翻译），也许最终可以提供此类设计所需的延迟和带宽。此外，如果需要，还可以使用其他类型的协议。
该联盟概述了非常积极的性能和区域目标，并且有许多活动部件可用于定制广泛用途的连接，而不仅仅是最高端的设备。该联盟将目标分为两大范围，采用标准2D封装技术和更先进的2.5D技术（EMIB、CoWoS等）。当然，先进的封装选项提供了更高的带宽和密度。可配置的因素包括数据速率（跨度4到32 GT/s）、宽度（车道数）、凹凸间距（连接密度）和通道延伸（物理连接长度）。延迟在2纳秒以下。值得注意的是，通道延伸范围从2毫米扩大到25毫米，实现非常紧密的模具对准，以实现更长延伸范围的应用。然而，与第一张幻灯片中概述的其他指标一样，这些只是主要目标。例如，设计师可以简单地降低频率，将连接延长到25毫米以上。对于性能最高的设备，它'；它通常都是把尽可能多的低延迟带宽塞进尽可能小的区域。然而，大多数设计没有'；我们不需要那么高的性能，所以设计师可以利用多个杠杆来定制他们的设计。因此'；关键指标的目标'；第一张幻灯片中的部分将根据不同的设计选择而有所不同。例如，BW海岸线（GB/s/MM）和BW密度（GBs/MM^2）投影基于45微米的凹凸间距。但是，该规范支持低至25微米的凹凸间距，这将使这些值增加三倍或更多。这意味着，对于UCIe连接，每平方毫米的吞吐量可达3.8 TB/s。然而，放松这些值可以提高能效，突出显示可满足几乎任何用例的多个优化轴。此外，该财团在制定规范时考虑到了电源效率，并考虑了诸如快速进入/退出（亚纳秒级）等高级功能。总的来说，UCIe规范旨在使封装上的互连看起来尽可能类似于芯片上的互连，同时提供大量选项，可以实现几乎任何类型的性能或所需的封装技术。然而，UCIe规范在开放计算项目中确实有一个竞争对手#39；BoW规格的设计也使芯片设计民主化，并拥有令人印象深刻的性能规格，但它不是'；它没有那么灵活。例如，BoW的功率效率为0.7到0.5 pJ/位（微微焦耳/位），而UCIe提供的各种杠杆可以在0.5到0.25 pJ/位之间的任何位置启用。（这可能因使用的流程节点而异。）BoW spec支持固定的16 GT/s，而UCIe是可配置的，可扩展到32 GT/s。UCIe还领先于其他指标，如海岸线带宽密度（1280 Gbps，最高可达3.8 Tb/s），还限于MCP封装，而UCIe可以支持大多数2D和2.5D封装选项。
标准化互连是改善任何设备的第一步#39；更广泛的验证、法规遵从性和互操作性。不幸的是，半导体行业长期以来一直缺乏广泛接受的芯片验证、验证和鉴定流程，因此阻碍了芯片的广泛采用。UCIe联盟非常关注这些方面，最初的UCIe 1.0规范中有一章专门针对验证和内置功能，如专用边带通道，以帮助这些工作。
总的来说，UCIe规范看起来很有希望，但广泛的支持至关重要。正如我们看到的，CXL规范目前已成为业界的热门产品（将由英特尔Sapphire Rapids、AMD'；的EPYC Genoa和Arm设计公司提供支持），该财团带着一份蓝筹赞助商名单上市，我们预计该名单的增长速度将与CXL一样快。赞助商包括AMD、英特尔、三星、Arm、ASE、台积电、谷歌、梅塔、微软和高通。那'；这是一个令人印象深刻的名单，其中包括前三大铸造厂，这很重要。值得注意的是，英伟达不是'；t目前正在参与，我们也没有看到RISC-V的迹象。
UCIe 1.0规范现已发布，该联盟还拥有一个网站，其中包含白皮书和其他资源。